2.1數字電路的低功耗設計

2.1.1數字電路的功耗模型和影響因素

以圖2.1.1所示的最基本的反相器單元為例，CMOS數字電路的功耗可以分為靜態(tài)功耗和動態(tài)功耗兩個部分：

其中，靜態(tài)功耗

式中，第一項是p1和N1同時導通時的直流短路電流ISC引起的靜態(tài)功耗;第二項是由漏泄電流引起，包括亞閾值電流和源漏區(qū)與襯底反向偏置時的漏泄電流。

動態(tài)功耗是對電路節(jié)點等效負載電容進行充放電所消耗的，也稱為開關功耗，可表示為

式中，α0→1是開關活動因子，表示每個時鐘周期內的狀態(tài)跳變次數，其大小與電路結構、邏輯功能、輸入信號的狀態(tài)和節(jié)點的初始狀態(tài)有關，一般地，CMOS電路中有α0→1≤1;CL是等效負載電容;?是時鐘頻率;VDD是電源電壓。

在0.18μm及其以上的CMOS電路功耗中，占主導地位的是動態(tài)功耗，有時還要考慮短路功耗，而在一般情況下，漏泄電流和穩(wěn)態(tài)偏置電流功耗都可以忽略。因此，要降低電路功耗，必然要從降低動態(tài)功耗入手，可以說，式(2.1.3)是低功耗數字電路的指導公式。

式(2.1.3)可以看出，降低電路的動態(tài)功耗，可以有以下四種途徑：

第一，降低開關活動因子α0→1。在每個時鐘周期內，并不是所有節(jié)點的狀態(tài)都發(fā)生跳變，也不是所有狀態(tài)的跳變都要消耗能量(如1→0的狀態(tài)轉變)，所以降低開關活動因子的本質是，根據輸入信號的組合狀況，通過優(yōu)化算法、邏輯結構等方法，減小不必要的耗能跳變。常采用的方法有，門控時鐘技術、功耗估算/優(yōu)化CAD技術和降低跳變編碼技術。由于快速、準確地估算α0→1有很大的難度，所以急待開發(fā)實用的功耗估算CAD技術;其次，降低α0→1來降低動態(tài)功耗十分有效，并且有很大的潛力，所以這也是低功耗研究的重要方面之一。

第二，降低等效負載電容CL。CL重要由兩方面構成：一方面是后續(xù)門的輸入門電容和反相器源漏區(qū)的電容，它們和器件工藝有關;另一方面互連線電容。

因此要降低CL，可以采用優(yōu)化邏輯電路(如減小所用晶體管數目)、優(yōu)化晶體管尺寸、工藝映射中降低高活動因子的電容、版圖中合理布局等方法。可以說，在設計的各個層次，都要考慮到CL對功耗的影響。

第三，降低工作頻率f.假如僅僅通過降低電路的頻率來降低功耗，則它必然是以犧牲速度為代價的。所以時鐘(頻率)管理的策略是，在保證電路主頻不變的情況下，通過多頻率技術，即在不同系統(tǒng)部分中分配不同的頻率，或者在設計版圖時優(yōu)化時鐘樹(ClockTree)，以盡可能地降低動態(tài)功耗。

第四，降低工作的電源電壓VDD。由于功耗和電源電壓的平方項成正比，所以這也是降低功耗最有效的方法。但在工藝尺寸確定、一級近似條件下，電路延遲與VDD滿足下式

即有Td∝(CdVDD)/(VDD-VTH)2,其中W和L分別是器件的柵寬和柵長，μ為載流子遷移率，COX為氧化層電容，VTH為MOS管閾值電壓。

正如圖2.1.2所示，從電路能量、延遲和工作電壓的關系中可以看出，當VDD在2.5VTH到6VTH的范圍內，延遲和能量延遲積的變化比較平緩，在VDD=3VTH時，這兩者達到最低值。當工作電壓繼續(xù)下降到接近VTH時，延遲將急劇上升。

為了改善VDD下降引起的電路速度下降，可以采用并行或流水線結構，但這將使電路面積增大;另外一種補償方法是，通過降低VTH來增大VDD/VTH值，但同時電路漏泄電流將新增，這時可以采用可變電壓、可變閾值電壓技術解決;在一些非關鍵電路中，也可以采用多電壓、多閾值電壓技術加以補償。

2.1.2數字電路的低功耗設計方法

在目前ASIC設計過程中，常采用的是自頂向下(Top-Down)流程。對功耗的優(yōu)化也就可以考慮到，在不同的設計層次，有目的地選擇上述影響功耗的因素，在給定的性能約束下，實現功耗最小化的目標。

從抽象層次來分，低功耗設計可以分為：系統(tǒng)級、結構級/算法級、寄存器傳輸級、邏輯/門級和版圖級。在設計的不同層次，影響功耗的因素所起的用途各不相同，因此功耗優(yōu)化的效果也不同;綜合地看，在芯片設計時越早考慮低功耗，取得的效果也越顯著。

1系統(tǒng)、結構級

在這個層次上，從系統(tǒng)功能出發(fā)，分為靜態(tài)低功耗設計和動態(tài)功耗管理(DynamicpowerManagement，DpM)技術兩種。靜態(tài)低功耗設計是在考慮系統(tǒng)的具體實現時，采用不同的電路結構和不同的編碼方式，在設計階段(如綜合和編輯)實現低功耗;而動態(tài)功耗管理技術是和運行期間的行為密切相關，它要充分考慮系統(tǒng)和任務或者和負載的關系，做出相應的判決，來實現低功耗。

1)靜態(tài)低功耗方法

①電路結構

并行(parallelism)結構是將一個數據處理功能模塊分為幾個相同的子模塊，并行處理數據，然后選擇對應的輸出。這種方法允許在保持總模塊速度不變的情況下，降低各個子模塊的電壓、頻率等因素，使總功耗降低，但代價是將新增芯片的面積。

流水線(pipeline)結構是在保持總體速度不變的前提下，將數據分段后持續(xù)慢速處理，速度余量則可以通過降低電壓來降低功耗。假如和并行結構相結合，就可以取得更好的功耗節(jié)省效果。

②電壓技術

和改進電路結構相同，電壓技術也是為了補償工作電壓的降低帶來的速度下降[26，27]。多電壓技術，是針對不同的性能要求，系統(tǒng)中各部分也采用不同的工作電壓以節(jié)省功耗，但這要額外的片內電壓轉換器。

③編碼優(yōu)化

常用的二進制編碼中，采用所有空閑的高位作符號擴展位，這將新增耗能的跳變。符號-數值編碼(如格雷碼等)方法只用最高位代表符號，假如用它來代替二進制編碼，可以減少由于數據符號改變而出現的功耗。

2)動態(tài)功耗管理技術

是系統(tǒng)級功耗優(yōu)化中的一個有效手段。根據負載的請求，子系統(tǒng)可以分為工作和空閑模式。在空閑模式下，可以將子系統(tǒng)關斷，進入低功耗的待機(Standby)

和不消耗能量的睡眠(Sleep)狀態(tài);反之，則將子系統(tǒng)喚醒，進入正常的工作模式。

這種有選擇地關斷空閑的子系統(tǒng)，降低功耗的效果十分顯著，如在pC系統(tǒng)級功耗管理中，最常見的是將無執(zhí)行任務的硬盤和顯示器關斷以節(jié)省功耗。

這種方法的局限性在于，在功耗狀態(tài)切換過程中，通常有延遲，喚醒處于睡眠狀態(tài)的子系統(tǒng)也要更多的能量。因此，DpM技術要解決以下問題：一是何時將子系統(tǒng)關斷，關斷多長時間;二是是否值得關斷，即恢復狀態(tài)是否要更多的能量。這些都是判決策略要研究的內容，目前最常用的方法可分為三種：基于超時(Timeout)的方法、基于預估算(predictive)的方法、基于隨機理論(Stochastic)的方法。

和上述改變子系統(tǒng)的功耗狀態(tài)不同，動態(tài)電壓等比例變化(DynamicVoltageScaling，DVS)技術是根據系統(tǒng)的工作狀態(tài)，基于區(qū)間(Interval-based)或基于線程(Thread-based)來預測系統(tǒng)負載[33，34]，動態(tài)地改變系統(tǒng)的工作電壓。動態(tài)電壓和頻率等比例變化(DynamicVoltageandFrequencyScaling)技術則是同時改變工作電壓和頻率，獲得最低的系統(tǒng)功耗。

和靜態(tài)低功耗設計相比，DpM技術由于要預測系統(tǒng)和負載、系統(tǒng)和電源的關系，動態(tài)地調整工作狀態(tài)、電壓和頻率，對系統(tǒng)工作狀態(tài)的建模、預測算法都更復雜，有更多的工作急待開展，但是可以肯定的是，DpM技術降低功耗的效果也更顯著。

2寄存器傳輸級

作為綜合(排序和分配)的高層次結構，RTL層次將包含一個控制部分(也稱控制器)和一個操作部分(也稱數據通路)，如圖2.1.3所示。

數據通路以寄存器為特點，而控制器是由組合邏輯來實現，因此，RTL級低功耗設計的對象將是時序和組合邏輯，這可以采用硬件描述語言VHDL和VERILOG來實現。另外，RTL的抽象層次決定了它不可能涉及電源電壓和電容，因此降低功耗的途徑重要是降低開關活動因子，即減小寄存器和組合邏輯的跳變頻率。

1)操作數

在RTL層次，操作數分離(OperandIsolation)是針對組合邏輯最常用的低功耗技術，其本質是在組合邏輯模塊間加入一個鎖存器，當鎖存器的使能無效時，寄存器保存值不加以更新，組合路徑被隔斷[36，37]。只有在進行有效運算時，組合邏輯才有耗能的跳變出現，這樣便降低了此模塊的功耗。

操作數變形(OperandTransformation)有時也稱為數據通路的重排序，即是指在不影響邏輯功能的條件下，以翻轉頻率最低為策略，對電路單元重新排序來降低功耗的技術。

2)門控時鐘技術

目前，門控時鐘(Clock-gated)技術被認為是最有效的降低功耗的方法之一，所控制的對象不僅可以是寄存器、鎖存器、時鐘出現電路等，甚至還可以利用門控時鐘分布來控制子系統(tǒng)。

以寄存器為例，門控時鐘的基本思想是，通過一個門控或使能信號來控制時鐘，即在所謂的門控時鐘單元的輸出端出現一個“門控時鐘”信號，代替寄存器原有的時鐘輸入信號。當寄存器暫時不工作時，門控時鐘使寄存器處于不觸發(fā)的狀態(tài)，從而阻斷了輸入數據的更新，減少了無效的開關活動。在如圖2.1.4所示的門控時鐘單元中，常用鎖存器來防止使能信號傳播到輸出端時出現的毛刺。

應該指出，時鐘頻率升高時，時鐘偏差(ClockSkew)的影響將不容忽視，由此將新增時鐘樹設計的復雜程度;考慮到門控時鐘邏輯的控制電路所出現的額外功耗，門控時鐘技術適合應用在較高抽象層次;另外，在漏泄電流功耗為主時，門控時鐘的用途不大。

3邏輯/門級

這兩個層次的重要特點是可以在較寬的范圍內應用先進的低功耗技術。在邏輯優(yōu)化過程中，一些技術參數如電源電壓是固定的，當要實現一個給定的邏輯時，設計的自由度可以在選擇功能和確定門單元的尺寸上。有較多的文獻研究了兩個層次的低功耗技術。

1)局部轉換技術：局部轉換(localTransformation)

包括工藝映射(TechnologyMapping)、管腳變換(pinpermutation)、狀態(tài)分配(phaseassignment)等方法，通常是施加在門網表上，并且是針對具有大開關電容的節(jié)點。其基本思想為：在目標節(jié)點附近，置換一個或幾個門單元，以減小電容和開關活動因子。但是，這種方法必須注意在短路電流和輸出功耗之間取得均衡。

在邏輯綜合階段，常用的轉換技術有工藝映射，其目的在于，將一個經與工藝無關的優(yōu)化程序優(yōu)化后的邏輯網絡，映射到一個預含義門單元的目標庫。映射策略如下：一是將具有高開關活動因子的節(jié)點映射到單元的內部節(jié)點，以降低電容值;二是門單元尺寸的選擇要在單元的驅動能力和功耗之間取得折衷;三是與功耗相關的工藝映射方法中，還要考慮小的延遲和面積映射。為了進一步降低功耗，在工藝映射前，通常要將具有復雜節(jié)點的原始電路分解成一系列具有基本功能的門單元，即所謂的工藝分解(TechnologyDecomposition);當一個電路完成映射后，還可以通過門重含義尺寸(GateResizing)和管腳變換，減小不必要的大尺寸的門單元和邏輯等效的管腳排列，來實現優(yōu)化功耗。

狀態(tài)分配是通過在節(jié)點間添加反相器，使操作的輸入信號反相，同時也使輸出反相。這種門級轉換技術減小功耗的途徑如下：一是加入的反相器新增了其它轉換的機會，可以和原有相鄰的反相器作相當多的變換，如合并、撤消等;二是這種方法能將高開關活動因子節(jié)點通路上的反相器移走，從而具有更低的功耗。

2)預決算方法指在原有電路中，加入一個預決算(pre-computation)邏輯電路的方法。其基本思想為：在提前一個時鐘周期內，有選擇地預估算電路的邏輯輸出值，并在接下來的一個周期內，關掉電路內部的某些單元，降低節(jié)點的開關活動因子和電容來降低功耗。

3)新的邏輯電路結構邏輯結構的類型和電路的功耗、面積、速度密切相關。為了獲得更低的功耗，有較多文獻研究了邏輯結構的優(yōu)化。

CpL(passTransistorLogic)是一種研究得較多的低功耗邏輯電路。它用兩組NMOS傳輸門實現互補的兩個邏輯信號，兩個pMOS管用作反饋管，將NMOS傳輸門傳輸的高電平上拉到電源電壓。CpL電路的優(yōu)點是輸入負載小，輸出驅動能力強，缺點是固有節(jié)點多、連線多、布線難度大。

動態(tài)邏輯電路有較低的功耗，尤其是動態(tài)差分邏輯因為具有更高的噪聲抑制特性而受到重視，文獻[49]提出了研究了有限擺幅邏輯(SwingLimitedLogic，SLL)，能夠在給定的電源電壓下實現高性能，能量延遲積比傳統(tǒng)的電路低一個數量級。

4版圖級

1)布局布線在低功耗版圖設計中，合理的布局布線是關鍵。傳統(tǒng)的布局和布線是以面積和延時為考慮重點，因此常常追求布線最短、電容最小;而面向低功耗的布局布線方法，不僅考慮傳統(tǒng)的設計目標，還要和設計中的信號活動性結合，以信號活動性和電容乘積最小為優(yōu)化目標，實現低功耗[50]。

2)時鐘樹設計版圖設計中，時序電路是降低功耗的一個重點。在同步系統(tǒng)中，時鐘通常消耗總能量中很大的一部分;不同的設計目標中，時鐘出現和時鐘分布的功耗所占系統(tǒng)功耗的比例可以達到30%甚至40%.在這個階段，時鐘網絡分布即時鐘樹結構的優(yōu)化，以及驅動方式的選擇，利用緩沖器插入優(yōu)化和變線寬優(yōu)化，可以在節(jié)點延時和功耗之間取得折衷。另外，鑒于時鐘偏差對電路性能的重要影響，在保證電路時序的前提下，可以采用特定的非零偏差時鐘樹，來獲得有益的功耗降低以及時鐘頻率和電路穩(wěn)定性的改善。