超低功耗、高集成的模擬前端芯片ＭＡＸ５８６５是針對便攜式通信設備?例如手機、ＰＤＡ、ＷＬＡＮ以及３Ｇ無線終端?而設計的，芯片內部集成了雙路８位接收ＡＤＣ和雙路１０位發送ＤＡＣ，可在４０Ｍｓｐｓ轉換速率下提供超低功耗與更高的動態性能。芯片中的ＡＤＣ模擬輸入放大器為全差分結構，可以接受１ＶＰ－Ｐ滿量程信號；而ＤＡＣ模擬輸出則是全差分信號，在１．４Ｖ共模電壓下的滿量程輸出范圍為４００ｍＶ。利用兼容于ＳＰＩＴＭ和ＭＩＣＲＯＷＩＲＥＴＭ的３線串行接口可對工作模式進行控制，并可進行電源管理，同時可以選擇關斷、空閑、待機、發送、接收及收發模式。通過３線串口將器件配置為發送、接收或收發模式，可使ＭＡＸ５８６５工作在ＦＤＤ或ＴＤＤ系統。在ＴＤＤ模式下，接收與發送ＤＡＣ可以共用數字總線，并可將數字Ｉ／Ｏ的數目減少到一組１０位并行多路復用總線；而在ＦＤＤ模式下，ＭＡＸ５８６５的數字Ｉ／Ｏ可以被配置為１８位并行多路復用總線，以滿足雙８位ＡＤＣ與雙１０位ＤＡＣ的需要。

１ＭＡＸ５８６５的工作原理

圖１所示為ＭＡＸ５８６５內部結構原理框圖，其中，ＡＤＣ采用七級、全差分、流水線結構，可以在低功耗下進行高速轉換。每半個時鐘周期對輸入信號進行一次采樣。包括輸出鎖存延時在內，通道Ｉ的總延遲時間為５個時鐘周期，而通道Ｑ則為５．５個時鐘周期，圖２給出了ＡＤＣ時鐘、模擬輸入以及相應輸出數據之間的時序關系。ＡＤＣ的滿量程模擬輸入范圍為ＶＲＥＦ，共模輸入范圍為ＶＤＤ／２±０．２Ｖ。ＶＲＥＦ為ＶＲＥＦＰ與ＶＲＥＦＮ之差。由于ＭＡＸ５８６５中的ＡＤＣ前端帶有寬帶Ｔ／Ｈ放大器，因此，ＡＤＣ能夠跟蹤并采樣／保持高頻模擬輸入?＞奈魁斯特頻率?。使用時可以通過差分方式或單端方式驅動兩路ＡＤＣ輸入?ＩＡ＋?ＱＡ＋?ＩＡ－與ＱＡ－?。為了獲得最佳性能，應該使ＩＡ＋與ＩＡ－以及ＱＡ＋與ＱＡ－間的阻抗相匹配，并將共模電壓設定為電源電壓的一半?ＶＤＤ／２?。ＡＤＣ數字邏輯輸出ＤＡ０～ＤＡ７的邏輯電平由ＯＶＤＤ決定，ＯＶＤＤ的取值范圍為１．８Ｖ至ＶＤＤ，輸出編碼為偏移二進制碼。數字輸出ＤＡ０～ＤＡ７的容性負載必須盡可能低?＜１５ｐＦ?，以避免大的數字電流反饋到ＭＡＸ５８６５的模擬部分而降低系統的動態性能。通過數字輸出端的緩沖器可將其與大的容性負載相隔離。而在數字輸出端靠近ＭＡＸ５８６５的地方串聯一個１００Ω電阻，則有助于改善ＡＤＣ性能。

ＭＡＸ５８６５的１０位ＤＡＣ可以工作在高達４０ＭＨｚ的時鐘速率下，兩路ＤＡＣ的數字輸入ＤＤ０～ＤＤ９將復用１０位總線。電壓基準決定了數據轉換器的滿量程輸出。ＤＡＣ采用電流陣列技術，用１ｍＡ?１．０２４Ｖ基準下?滿量程輸出電流驅動４００Ω內部電阻可得到±４００ｍＶ的滿量程差分輸出電壓。而采用差分輸出設計時，將模擬輸出偏置在１．４Ｖ共模電壓，則可驅動輸入阻抗大于７０ｋΩ的差分輸入級，從而簡化ＲＦ正交上變頻器與模擬前端電路的接口。ＲＦ上變頻器需要１．３Ｖ至１．５Ｖ的共模偏壓，內部直流共模偏壓在保持每個發送ＤＡＣ整個動態范圍的同時可以省去分立的電平偏移設置電阻，而且不需要編碼發生器產生電平偏移。圖２（ｂ）給出了時鐘、輸入數據與模擬輸出之間的時序關系。一般情況下，Ｉ通道數據?ＩＤ?在時鐘信號的下降沿鎖存，Ｑ通道數據?ＱＤ?則在時鐘信號的上升沿鎖存。Ｉ與Ｑ通道的輸出同時在時鐘信號的下一個上升沿被刷新。

３線串口可用來控制ＭＡＸ５８６５的工作模式。上電時，首先必須通過編程使ＭＡＸ５８６５工作在所希望的模式下。利用３線串口對器件編程可以使器件工作在關斷、空閑、待機、Ｒｘ、Ｔｘ或Ｘｃｖｒ模式下，同時可由一個８位數據寄存器來設置工作模式，并可在所有六種模式下使串口均保持有效。在關斷模式下，ＭＡＸ５８６５的模擬電路均被關斷，ＡＤＣ的數字輸出被置為三態模式，從而最大限度地降低了功耗；而空閑模式時，只有基準與時鐘分配電路上電，所有其它功能電路均被關斷，ＡＤＣ輸出被強制為高阻態。而在待機狀態下，只有ＡＤＣ基準上電，器件的其它功能電路均關斷，流水線ＡＤＣ亦被關斷，ＤＡ０～ＤＡ７為高阻態。

圖2

２ＭＡＸ５８６５的典型應用

ＭＡＸ５８６５能以ＦＤＤ或ＴＤＤ模式工作在各種不同的應用中?如在ＷＣＤＭＡ－３ＧＰＰ?ＦＤＤ?與４Ｇ技術的ＦＤＤ應用中工作于Ｘｃｖｒ模式，或在ＴＤ－ＳＣＤＭＡ、ＷＣＤＭＡ－３ＧＰＰ?ＴＤＤ?、ＩＥＥＥ８０２．１１ａ／ｂ／ｇ及ＩＥＥＥ８０２．１６等ＴＤＤ應用中在Ｔｘ與Ｒｘ模式間切換等。在ＦＤＤ模式下，ＡＤＣ和ＤＡＣ可同時工作，且當ｆＣＬＫ為４０ＭＨｚ時，消耗的功率為７５．６ｍＷ。實際上，ＡＤＣ總線與ＤＡＣ總線是分開的，并與數字基帶處理器通過１８位（８位ＡＤＣ與１０位ＤＡＣ）并行總線進行連接。而在ＴＤＤ模式下，ＡＤＣ與ＤＡＣ交替工作，ＡＤＣ與ＤＡＣ總線共享，它們一起構成１０位并行總線連到數字基帶處理器，并可通過３線串行接口選擇Ｒｘ模式以啟用ＡＤＣ或選擇Ｔｘ模式啟用ＤＡＣ。由于在Ｒｘ模式下，ＤＡＣ內核被禁用而不能發送；而Ｔｘ模式下，ＡＤＣ總線為高阻態，從而消除了雜散輻射，同時也避免總線沖突。在ＴＤＤ模式下，當ｆＣＬＫ為４０ＭＨｚ時，Ｒｘ模式下的功耗為６３ｍＷ，Ｔｘ模式下的ＤＡＣ功耗為３８．４ｍＷ。

圖３所示是ＭＡＸ５８６５工作在ＴＤＤ模式的應用電路，該方案提供了完整的８０２．１１ｂ射頻前端解決方案。由于ＭＡＸ５８６５的ＤＡＣ采用共模電壓為１．４Ｖ的全差分模擬輸出，而ＡＤＣ具有較寬的輸入共模范圍，可以直接與ＲＦ收發器接口，因此可省去電平轉換電路所需要的分立元件和放大器。同時，由于內部產生共模電壓免除了編碼發生器的電平偏移或由電阻電平偏移引起的衰減，ＤＡＣ保持了全動態范圍。ＭＡＸ５８６５的ＡＤＣ具有１ＶＰ－Ｐ滿量程范圍，可接受ＶＤＤ／２?±２００ｍＶ?的輸入共模電平。由于可以省去分立的增益放大器與電平轉換元件，因此簡化了ＲＦ正交解調器與ＡＤＣ之間的模擬接口。

３設計注意事項

３．１系統時鐘輸入(ＣＬＫ)

ＭＡＸ５８６５芯片的ＡＤＣ與ＤＡＣ共享同一ＣＬＫ輸入，該輸入接受由ＯＶＤＤ設定的ＣＭＯＳ兼容信號電平，范圍為１．８Ｖ至ＶＤＤ。由于器件的級間轉換取決于外部時鐘上升沿和下降沿的重復性，因此，設計時應采用具有低抖動、快速上升和下降（＜２ｎｓ）的時鐘。特別是在時鐘信號的上升沿進行采樣時，其上升沿的抖動更應盡可能地低。任何明顯的時鐘抖動都會影響片上ＡＤＣ的ＳＮＲ性能。

實際上，欠采樣應用對時鐘抖動的要求更嚴格，由于此時有可能將時鐘輸入作為模擬輸入對待，因此，布線時應避開任何模擬輸入或其它數字信號線。ＭＡＸ５８６５的時鐘輸入工作在ＯＶＤＤ／２電壓閾值下，能接受５０％±１５％的占空比。

３．２基準配置

ＭＡＸ５８６５內部具有精密的１．０２４Ｖ內部帶隙基準，該基準可在整個電源供電范圍與溫度范圍內保持穩定。在內部基準模式下，ＲＥＦＩＮ接ＶＤＤ時的ＶＲＥＦ是由內部產生的０．５１２Ｖ。ＣＯＭ、ＲＥＦＰ、ＲＥＦＮ均為低阻輸出，電壓分別為ＶＣＯＭ＝ＶＤＤ／２、ＶＲＥＦＰ＝ＶＤＤ／２＋ＶＲＥＦ／２、ＶＲＥＦＮ＝ＶＤＤ／２－ＶＲＥＦ／２。分別用０．３３μＦ電容作為ＲＥＦＰ、ＲＥＦＮ與ＣＯＭ引腳的旁路電容，并用０．１μＦ電容將ＲＥＦＩＮ旁路到ＧＮＤ。

在外部基準模式下，在ＲＥＦＩＮ引腳一般應施加１．０２４Ｖ±１０％的電壓。該模式下，ＣＯＭ、ＲＥＦＰ與ＲＥＦＮ均為低阻輸出，電壓分別為ＶＣＯＭ＝ＶＤＤ／２、ＶＲＥＦＰ＝ＶＤＤ／２＋ＶＲＥＦ／４、ＶＲＥＦＮ＝ＶＤＤ／２－ＶＲＥＦ／４。可分別用０．３３μＦ電容作為ＲＥＦＰ、ＲＥＦＮ與ＣＯＭ引腳的旁路電容，并用０．１μＦ電容將ＲＥＦＩＮ旁路到ＧＮＤ。在該模式下，ＤＡＣ的滿量程輸出電壓和共模電壓均與外部基準成正比。例如，若ＶＲＥＦＩＮ增加１０％（最大值），則ＤＡＣ的滿量程輸出電壓也增加１０％或達到±４４０ｍＶ，同時共模電壓也將增加１０％。

３．３輸入／輸出耦合電路

通常，ＭＡＸ５８６５在全差分輸入信號下可提供比單端信號更好的ＳＦＤＲ與ＴＨＤ性能，尤其是在高輸入頻率的情況下。在差分模式下，當輸入?ＩＡ＋、Ｉ-Ａ－、ＱＡ＋、ＱＡ－?對稱時，偶次諧波會更低，并且每路ＡＤＣ輸入僅需要單端模式信號擺幅的一半。而通過非平衡變壓器可為單端信號源至全差分信號的轉換提供出色的解決方案，并可獲得極佳的ＡＤＣ性能。當然，在沒有非平衡變壓器的情況下，也可以使用運放來驅動ＭＡＸ５８６５的ＡＤＣ，此時，ＭＡＸＩＭ公司的ＭＡＸ４３５３／ＭＡＸ４４５４等運放便可提供高速、帶寬、低噪聲與低失真性能，以保持輸入信號的完整性。

３．４線路板布線

ＭＡＸ５８６５需要采用高速電路布線設計技術，電路布局可以參考ＭＡＸ５８６５評估板數據資料。所有旁路電容應盡可能靠近器件安裝，并與器件位于電路板的同側，同時應該選用表貼器件以減小電感。可用０．１μＦ陶瓷電容與２．２μＦ電容并聯，以將ＶＤＤ旁路到ＧＮＤ；也可用０．１μＦ陶瓷電容與２．２μＦ電容并聯將ＯＶＤＤ旁路到ＯＧＮＤ；同時分別用０．３３μＦ陶瓷電容將ＲＥＦＰ、ＲＥＦＮ與ＣＯＭ旁路到ＧＮＤ；而用０．１μＦ電容將ＲＥＦＩＮ旁路到ＧＮＤ。

通過具有獨立地平面與電源平面層的多層板可以獲得最佳的信號完整性。模擬地(ＧＮＤ)與數字輸出驅動地(ＯＧＮＤ)應采用獨立的地平面，并分別與器件封裝上的物理位置相匹配，ＭＡＸ５８６５裸露的背面焊盤接到ＧＮＤ平面，兩個地平面應單點相連，以使噪聲較大的數字地電流不會影響模擬地平面。兩個地平面之間空隙上的一點通常是單點共地的最佳位置，可以用一個低阻值的表貼電阻(１Ω至５Ω)、磁珠或直接短路來完成該連接。如果該地平面與所有噪聲較大的數字系統地平面?如后續輸出緩沖器或ＤＳＰ地平面?充分隔離，也可以使所有接地引腳共享同一個地平面。此外，高速數字信號布線應遠離敏感的模擬信號布線，以確保模擬輸入與相應的轉換器隔離，減小通道間的串擾。同時應確保所有信號引線盡可能短，并應避免９０°轉角。

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